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PCI Express Root / Endpoint / Switch port

製品概要

インベンチュアのPCI Express IP「Z-core PCI Express」は、お客様の広帯域への要求に応えることができる高性能・高信頼性を確保したIPコアで、機器メーカを中心に豊富な市場実績があります。

  • 対応スペック
    • PCI Express 2.0(PCI-SIGコンプライアンステスト認証済み)
    • PCI Express 3.0(draft0.7)
    • Multi-Root IOV 1.0(Switch Port)
  • PHY
    • PIPE 2.0 & 3.0サポート
    • Snowbush PHY利用可能
  • Device Type
    • Root,Endpoint,Dual(switchable RT/EP),Switch Port(PCIe,MR-IOV)
  • オプション
    • AXI/OCPサポート
    • DMACコントローラ
Z-core PCI Express Switch Port (+RAS) Endpoint (+RAS) Root Port (+RAS) Bridge DMAコントローラ Root/Endpoint Dual Core (+RAS)

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アプリケーション

Z-core PCI Expressは、多くのアプリケーションに適用されております。

  • プロセッサ
  • 3Dグラフィックプロセッサ
  • OA機器（デジタルカラー複合機/レーザプリンター/スキャナー）
  • 放送機器
  • ネットワーク監視カメラ
  • サーバ/ストレージ製品
  • PCI Express関連デバイス（Switch/Bridge Chip、PCI Express to Local Bus Bridge Chip）
  • ネットワーク監視装置

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サクセスストーリ

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資料ダウンロード

種類 リンク
リーフレット PDF
顧客検討用マニュアル(PDF) ダウンロード

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製品

PCI Expressプロダクト共通項目

  • PCI Express Rev2.0準拠／PCI Express Rev3.0(draft0.7)準拠
  • PHY I/F ： PIPEインターフェース
    2.5GT/s（Gen1）コア ： 8bit(250MHz) / 16bit(125MHz)
    5.0GT/s（Gen2）サポートコア ： 8bit (250MHz<=>500MHz)
    16bit (125MHz<=>250MHz)
    Change (8bit<=>16bit) (250MHz)
  • Lane数：1, 2, 4, 8, 16
  • Virtual Channel数(1-8)選択可能

Root Port/Endpoint

  • Transaction Layerの完全実装：
    PCI Expressプロトコル意識不要
  • Transaction Layer Buffer構成：
    Header/Payload分離管理
  • ユーザーインターフェース：
    Memory Port：スプリット型バス（32bit, 64bit, 128bit）
    Configuration I/O Port：インターロック型バス（32bit）
  • Message TLP生成機能・判別機能
  • 受信パケットの完全エラー検出処理
    (Store and Forward転送方式)
  • Multi-Function対応（Endpoint）
  • Nullified TLP受信処理
Root Port/Endpointブロック図

Dual Core

Root Port機能、Endpoint機能を1つのIPコアで実現。
Root PortコアとEndpoint コアを極限まで共有化し、 ゲート規模増加を最小に抑えつつ、実装容易性を確保。

  • 非アクティブ時に静的にデバイスタイプ切り替え可能
  • Multi-Function対応（Endpointモード）
Dual Coreブロック図

Switch Port

  • Transaction Layer Buffer構成：
    Header/Payload一元管理
  • ユーザーインターフェース：
    TLP形式（低レイテンシ/Routing）
  • 受信パケットのエラー検出処理（一部ユーザー側）
    (Cut Through転送方式)
  • Nullified TLP受信/送信処理

*オプション：MR-IOV対応可能

Switch Portブロック図

RAS *オプション品

  • エラー訂正/検出コード
    • Root Port/ Endpoint /Dual Core
      ヘッダーフィールド ：偶数パリティ
      データフィールド   ：ハミング符号を用いたECC
    • Switch Port
      パケット（TLP形式） ：ハミング符号を用いたECC
  • 保護範囲
    *詳細はお問合せ下さい。
  • エラー通知/統計/処理
RASブロック図

PCI Express IP周辺コア

PCI Express-AMBA AXI Bridge

  • AMBA 3.0準拠
  • ユーザーインターフェース
    • 32bit, 64bit, 128bit AMBA AXI Masterインターフェース
    • 32bit, 64bit, 128bit AMBA AXI Slave  インターフェース
  • Out of Order対応
  • PCI Express 4Kアドレスバウンダリの分割機能搭載
  • パケット分割機能搭載
    • AXI Packet Length
    • Max_Payload_Size / Max_Read_Request_Size
Root Port/Endpointブロック図

PCI Express-OCP Bridge

  • OCP 2.0準拠
  • ユーザーインターフェース
  • PCI Express 4Kアドレスバウンダリの分割機能搭載
    • 32bit, 64bit OCP Masterインターフェース
    • 32bit, 64bit OCP Slave インターフェース
  • パケット分割機能搭載
    • Max_Payload_Size / Max_Read_Request_Size
Dual Coreブロック図

DMAコントローラ

  • Descriptor動作、Register設定動作サポート
  • DescriptorのPre-Fetch数設定機能
  • DMA Channel数の選択可能(1～8)
  • 転送SizeをByte単位で指定可能(1byte～64kbyte)
  • 64bit Address対応（Source Address / Destination Address）
  • Memory(Data) BusのBus幅を32, 64, 128bitから選択可能
  • DWord単位でのAlignment可能(Little / Big Endian対応)
  • Busに対する最大Request数の設定可能(1～16個)
Switch Portブロック図

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